vivado仿真（无testbench）

vivado 仿真（无 testbench）

实现步骤

新建一个工程并添加自己编写的 Verilog 文件

添加后 vivado 会自动识别文件中的 module

创建 block design 文件，添加模块

添加前可能会有以下警告，等待一段时间即可。

再次右键，点击 Add IP，添加以下模块

双击此模块可以设定各种参数

运行自动连线，选择上面添加的时钟源

在悬空的引脚上右键，选中以下选项，创建端口

在左侧 source 栏中，在 1 处右键，选择 2 处选项，将 bd 文件转化为.v 文件

在生成的新文件上右键，将其设置为 top 文件

运行仿真，可以看到仿真结果

总结

添加 simulation clock 模块后如果进行 RTL 分析和综合的话会报错，目测可能是因为该模块只能用来行为级仿真。

由于本人刚刚入门使用 vivado，很多操作不甚熟悉，如有错误欢迎指正。